网站发布之后上传文件路径变了深圳市住房和建设局工程交易

一、问题描述

构建一个具有两个 3 位输入的电路，用于计算两个向量的按位 OR、两个向量的逻辑 OR 以及两个向量的逆 （NOT）。将b反相输出到out_not上半部分，将a 的反相输出到out_not下半部分 。

二、verilog源码

module top_module(
input [2:0] a,
input [2:0] b,
output [2:0] out_or_bitwise,
output out_or_logical,
output [5:0] out_not
);
assign out_or_bitwise = a | b;
assign out_or_logical = a || b;
assign out_not = {~b, ~a};

endmodule

三、仿真结果

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