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已知某模块的DCG结果显示存在congestion，有congestion部分逻辑结构如下图:

问题1: 如何分析该电路有congestion问题的原因？

答：data selection模块和后面的logic cone组成了更大的logic cone，一起优化，congestion问题会引起的timing问题。

问题2: 如何优化这种逻辑结构解决这类congestion？

答：前面的寄存器和data selection做到一个module里。