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作者及发刊详情

熊国杰, 张津铭, 贺光辉. 一种面向Chiplet互连的高效传输协议设计与实现[J]. 计算机工程与科学, 2023, 45(08): 1339-1346.XIONG Guo-jie, ZHANG Jin-ming, HE Guang-hui. Design and implementation of an efficient transmission protocol for Chiplet interconnection[J]. Computer Engineering & Science, 2023, 45(08): 1339-1346.

摘要

高效、高带宽、高可靠性的传输协议对于 Chiplet异构集成技术有着至关重要的作用。为此，提出了一种面向 Chiplet互连的并行传输接口协议。采用新型分层架构提升协议的灵活性和可兼容性，通过基于多路选择链的冗余通道技术提高对物理链路故障的容错性,并在硬件上实现循环冗余校验,从而提升协议的传输可靠性。为了验证提出的传输协议,在2块 VC709FPGA 上实现了协议传输通路。实验结果表明，与PCIe相比，所提协议具有带宽高，接口面积小，可靠性高的优势。

正文

当前互联协议的问题

1. PCIe和CXL在设计时没有考虑封装技术，在带宽方面无法满足chiplet的需求
2. AIB和BoW只针对物理层设计，没有上层协议内容
3. UCIe虽全面，但数据通路逻辑仍有优化的空间

本文设计的协议特征

1. 协议层+适配层+物理层
2. 适用于先进封装
3. 并行传输
4. 多选择链的冗余通道技术
5. 协议层的CRC校验和重传机制
6. 支持PCIe和CXL

协议内容

分层的协议层次

层次架构：

数据流：

协议层采用68 bit和256 bit的Flit报文兼容CXL2.0和PCIe/CXL3.0协议以支持当前软件生态

适配层通过有限状态机对链路进行管理

适配层通过轮询仲裁对多个协议进行仲裁

适配层对CRC进行计算和校对确保数据传输的完整性和可靠性

对重传开销较大的场景，也可以使用前向纠错的方式进行数据校验，本文仅使用CRC校验和重传机制

CRC的计算参考传统传输协议 PCIe/CXL 选用校验码生成的多项式的方法,生成的多项式为
(x+1)* (x¹⁵ +x+1) = x¹⁶+x¹⁵+x²+1
共提供3位误码校验保证。

物理层冗余通道重映射可以替换故障通道，保证数据传输

对于标准封装的16数据通道接口,冗余通道的设置将会产生较大比例的引脚负担,故该方法主要考虑在先进封装下的64数据通道接口中使用。

实验验证

两块FPGA分别模拟chiplet0和chiplet1，将FPGA0中预存在BRAM中的数据发送给FPGA1，检查是否正确传输。

参考文献

评

这篇文章设计的chiplet互联协议包括了协议层到物理层的全栈协议。基本层次架构和功能特性和UCIe一致